ad.tan.rpt

FPGA控制串行AD（AD0804）

; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                                          ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------+---------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                          ; To                              ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------+---------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 95.24 MHz ( period = 10.500 ns )                    ; clk1k:u1|counter1[5]          ; clk1k:u1|counter1[13]           ; clk        ; clk      ; None                        ; None                      ; 8.700 ns                ;
; N/A                                     ; 96.15 MHz ( period = 10.400 ns )                    ; clk1k:u1|counter1[5]          ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 8.600 ns                ;
; N/A                                     ; 102.04 MHz ( period = 9.800 ns )                    ; clk1k:u1|counter1[2]          ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 8.000 ns                ;
; N/A                                     ; 103.09 MHz ( period = 9.700 ns )                    ; clk1k:u1|counter1[3]          ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 7.900 ns                ;
; N/A                                     ; 104.17 MHz ( period = 9.600 ns )                    ; clk1k:u1|counter2[3]          ; clk1k:u1|counter2[4]            ; clk        ; clk      ; None                        ; None                      ; 7.800 ns                ;
; N/A                                     ; 104.17 MHz ( period = 9.600 ns )                    ; clk1k:u1|counter1[2]          ; clk1k:u1|counter1[11]           ; clk        ; clk      ; None                        ; None                      ; 7.800 ns                ;
; N/A                                     ; 104.17 MHz ( period = 9.600 ns )                    ; clk1k:u1|counter1[5]          ; clk1k:u1|counter1[7]            ; clk        ; clk      ; None                        ; None                      ; 7.800 ns                ;
; N/A                                     ; 104.17 MHz ( period = 9.600 ns )                    ; clk1k:u1|counter1[5]          ; clk1k:u1|counter1[4]            ; clk        ; clk      ; None                        ; None                      ; 7.800 ns                ;
; N/A                                     ; 104.17 MHz ( period = 9.600 ns )                    ; clk1k:u1|counter1[5]          ; clk1k:u1|counter1[6]            ; clk        ; clk      ; None                        ; None                      ; 7.800 ns                ;
; N/A                                     ; 104.17 MHz ( period = 9.600 ns )                    ; clk1k:u1|counter1[5]          ; clk1k:u1|counter1[2]            ; clk        ; clk      ; None                        ; None                      ; 7.800 ns                ;
; N/A                                     ; 105.26 MHz ( period = 9.500 ns )                    ; clk1k:u1|counter1[3]          ; clk1k:u1|counter1[11]           ; clk        ; clk      ; None                        ; None                      ; 7.700 ns                ;
; N/A                                     ; 105.26 MHz ( period = 9.500 ns )                    ; clk1k:u1|counter1[11]         ; clk1k:u1|counter1[13]           ; clk        ; clk      ; None                        ; None                      ; 7.700 ns                ;
; N/A                                     ; 106.38 MHz ( period = 9.400 ns )                    ; clk1k:u1|counter1[2]          ; clk1k:u1|counter1[10]           ; clk        ; clk      ; None                        ; None                      ; 7.600 ns                ;
; N/A                                     ; 106.38 MHz ( period = 9.400 ns )                    ; clk1k:u1|counter1[11]         ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 7.600 ns                ;
; N/A                                     ; 106.38 MHz ( period = 9.400 ns )                    ; clk1k:u1|counter1[4]          ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 7.600 ns                ;
; N/A                                     ; 106.38 MHz ( period = 9.400 ns )                    ; clk1k:u1|counter1[0]          ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 7.600 ns                ;
; N/A                                     ; 106.38 MHz ( period = 9.400 ns )                    ; clk1k:u1|counter1[7]          ; clk1k:u1|counter1[13]           ; clk        ; clk      ; None                        ; None                      ; 7.600 ns                ;
; N/A                                     ; 107.53 MHz ( period = 9.300 ns )                    ; display:u4|counter[1]         ; display:u4|display[6]           ; clk        ; clk      ; None                        ; None                      ; 7.500 ns                ;
; N/A                                     ; 107.53 MHz ( period = 9.300 ns )                    ; display:u4|counter[1]         ; display:u4|display[5]           ; clk        ; clk      ; None                        ; None                      ; 7.500 ns                ;
; N/A                                     ; 107.53 MHz ( period = 9.300 ns )                    ; clk1k:u1|counter1[3]          ; clk1k:u1|counter1[10]           ; clk        ; clk      ; None                        ; None                      ; 7.500 ns                ;
; N/A                                     ; 107.53 MHz ( period = 9.300 ns )                    ; clk1k:u1|counter1[7]          ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 7.500 ns                ;
; N/A                                     ; 107.53 MHz ( period = 9.300 ns )                    ; clk1k:u1|counter1[10]         ; clk1k:u1|counter1[13]           ; clk        ; clk      ; None                        ; None                      ; 7.500 ns                ;
; N/A                                     ; 107.53 MHz ( period = 9.300 ns )                    ; clk1k:u1|counter1[6]          ; clk1k:u1|counter1[13]           ; clk        ; clk      ; None                        ; None                      ; 7.500 ns                ;
; N/A                                     ; 107.53 MHz ( period = 9.300 ns )                    ; clk1k:u1|counter1[3]          ; clk1k:u1|counter1[13]           ; clk        ; clk      ; None                        ; None                      ; 7.500 ns                ;
; N/A                                     ; 108.70 MHz ( period = 9.200 ns )                    ; clk1k:u1|counter1[2]          ; clk1k:u1|counter1[9]            ; clk        ; clk      ; None                        ; None                      ; 7.400 ns                ;
; N/A                                     ; 108.70 MHz ( period = 9.200 ns )                    ; clk1k:u1|counter1[4]          ; clk1k:u1|counter1[11]           ; clk        ; clk      ; None                        ; None                      ; 7.400 ns                ;
; N/A                                     ; 108.70 MHz ( period = 9.200 ns )                    ; clk1k:u1|counter1[0]          ; clk1k:u1|counter1[11]           ; clk        ; clk      ; None                        ; None                      ; 7.400 ns                ;
; N/A                                     ; 108.70 MHz ( period = 9.200 ns )                    ; clk1k:u1|counter1[10]         ; clk1k:u1|counter1[12]           ; clk        ; clk      ; None                        ; None                      ; 7.400 ns                ;