add_12b_tp.v

fpga功能实现有限字长响应FIR

`timescale 1ns/1ns
module add_12b_tp();
reg[11:0] a,b;
wire[12:0] out;
wire co;
add_12b  inst_cnt(a,b,out,co);
initial 
 begin
      a=12'b100100010010;b=12'b011001101101;
#10   a=12'b100100101000;b=12'b111011010111;
#10   a=12'b000110010010;b=12'b001010100111;
#10   a=12'b001100101100;b=12'b011100100010;
#10   a=12'b010100101100;b=12'b111010101010;
#10   a=12'b001010101010;b=12'b101010111111;
#10   a=12'b101010101100;b=12'b011100101100;
#10  $stop;
end
endmodule