top_tp.v

fpga功能实现有限字长响应FIR

`timescale 1ns/1ns
module top_tp();
reg clk1,clk2,reset_ini;
reg[7:0] in;
wire[18:0] out;
wire[7:0] x_i,x_Ni;
wire[8:0] x;
wire[7:0] h;
wire[16:0] P_i;
wire[18:0] part_sum;
wire[18:0] sum;
wire OE;
wire[2:0] i;
wire reset;

wire[7:0] x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15;
top inst_cnt(reset_ini,clk1,clk2,in,out,x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15,x_i,x_Ni,x,h,P_i,OE,reset,i,part_sum,sum);
initial
begin
   reset_ini=0;clk1=0;clk2=0;
 #20  reset_ini=1; in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 #100 in=8'b00000001;
 
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 #100 in=8'b11111111;
 
 #100 in=8'b10101001;
 #100 in=8'b11010101;
 #100 in=8'b11000111;
 #100 in=8'b10101011;
 #100 in=8'b01010111;
 #100 in=8'b10101001;
 #100 in=8'b01010111;
 #100 in=8'b10101001;
 #100 in=8'b01011111;
 #100 in=8'b11101001;
 #100 in=8'b10001111;
 #100 in=8'b11110101;
 #100 in=8'b01011111;
 #100 in=8'b11110101;
 #100 in=8'b01011111;
 #100 in=8'b11101001;
 
 #100 $stop;
end
always #50 clk1=~clk1;
always #5  clk2=~clk2;

endmodule