enter_x_tp.v

来自「fpga功能实现有限字长响应FIR」· Verilog 代码 · 共 31 行

`timescale 1ns/1ns
module enter_x_tp();
reg clk1,reset;
reg[7:0] in;
wire[7:0] x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15;
enter_x  inst_cnt(reset,clk1,in,x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15);
initial 
 begin
      reset=0;in=0;clk1=0;
#10   reset=1;in=8'b00000001;
#10   in=8'b00000101;
#10   in=8'b00010101;
#10   in=8'b01100111;
#10   in=8'b10100100;
#10   in=8'b00110100;
#10   in=8'b10100101;
#10   in=8'b10000101;
#10   in=8'b00010110;
#10   in=8'b11000101;
#10   in=8'b01010101;
#10   in=8'b11100111;
#10   in=8'b10000100;
#10   in=8'b00101010;
#10   in=8'b10110101;
#10   in=8'b10101101;
#10   in=8'b00101010;
#10  $stop;
end
always #5 clk1=~clk1;

endmodule