mux_x_tp.v

来自「fpga功能实现有限字长响应FIR」· Verilog 代码 · 共 36 行

`timescale 1ns/1ns
module mux_x_tp();
reg[2:0] i;
reg[7:0] x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15;
wire[7:0] x_i,x_Ni;
mux_x  inst_cnt(i,x_i,x_Ni,x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15);
initial 
 begin
      i=0;
      x0=8'b10001101;
      x1=8'b10001101;
      x2=8'b00101101;
      x3=8'b00101101;
      x4=8'b10011101;
      x5=8'b00101101;
      x6=8'b10011101;
      x7=8'b01101101;
      x8=8'b01001101;
      x9=8'b11000011;
      x10=8'b00101101;
      x11=8'b10001101;
      x12=8'b01010101;
      x13=8'b00001011;
      x14=8'b10010110;
      x15=8'b10101100;
     
#10   i=1;
#10   i=2;
#10   i=3;
#10   i=4;
#10   i=5;
#10   i=6;
#10   i=7;
#10  $stop;
end
endmodule