mux_h.v

来自「fpga功能实现有限字长响应FIR」· Verilog 代码 · 共 15 行

module mux_h(i,h);
input[2:0] i;
output[7:0] h;
wire[7:0] h;
wire[7:0] B[7:0];
assign B[0]=8'b00000000;
assign B[1]=8'b00000000;
assign B[2]=8'b00000010;
assign B[3]=8'b11111100;
assign B[4]=8'b00000101;
assign B[5]=8'b11111111;
assign B[6]=8'b11110010;
assign B[7]=8'b01001100;
assign h=B[i];
endmodule