my_sram.spl

来自「FPGA系统的sram的软仿真设计」· SPL 代码 · 共 11 行

SPL

11 行

[Inputs]
we
re
clock
=data_in[7:0]=
=waddr[2:0]=
=raddr[2:0]=
[Outputs]
=data_out[7:0]=
[BiDir]

my_sram.spl - 源码说明

本页面展示了「FPGA系统的sram的软仿真设计」中的 my_sram.spl 源码文件，采用 SPL 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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