📄 upcount_4.v
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/****************************************************************************************************************FOUR BIT UPCOUNTER***************************************************************************************************************/module upcount_4(clk, reset, count_en, count); input clk; //clk of the processorinput reset; //asychoronous resetinput count_en; output [3:0] count;reg [3:0] count;always @ (posedge reset,posedge clk)begin if (reset==1) count=4'b0000; else if (count_en==1) count= count + 4'b0001; endendmodule/**************************************** END MODULE **********************************************************/
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