m2_0610.tan.rpt

在ALTERA公司的EPM570上实现的电机脉冲算法

; Worst-case tsu               ; N/A   ; None          ; 0.886 ns                         ; D[1]                                                               ; LPM_FD8:inst39|lpm_ff:lpm_ff_component|dffs[1]                                                           ; --         ; WR       ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 23.013 ns                        ; Filter:inst61|LPM_FD1:inst2|lpm_ff:lpm_ff_component|dffs[0]        ; XINT2                                                                                                    ; CLKIN      ; --       ; 0            ;
; Worst-case tpd               ; N/A   ; None          ; 17.788 ns                        ; A3                                                                 ; D[3]                                                                                                     ; --         ; --       ; 0            ;
; Worst-case th                ; N/A   ; None          ; 10.254 ns                        ; QZ1                                                                ; Filter:inst61|LPM_FD1:inst|lpm_ff:lpm_ff_component|dffs[0]                                               ; --         ; CLKIN    ; 0            ;
; Clock Setup: 'CLKIN'         ; N/A   ; None          ; 77.72 MHz ( period = 12.866 ns ) ; PULSE_GEN:inst20|LPM_FD1:inst16|lpm_ff:lpm_ff_component|dffs[0]    ; PULSE_GEN:inst20|COUNTER16_L_E:inst7|lpm_counter:lpm_counter_component|cntr_obj:auto_generated|safe_q[0] ; CLKIN      ; CLKIN    ; 0            ;
; Clock Setup: 'ADC_CLK'       ; N/A   ; None          ; 258.80 MHz ( period = 3.864 ns ) ; LPM_SHIFTREG_16:inst28|lpm_shiftreg:lpm_shiftreg_component|dffs[8] ; LPM_SHIFTREG_16:inst28|lpm_shiftreg:lpm_shiftreg_component|dffs[9]                                       ; ADC_CLK    ; ADC_CLK  ; 0            ;
; Total number of failed paths ;       ;               ;                                  ;                                                                    ;                                                                                                          ;            ;          ; 0            ;
+------------------------------+-------+---------------+----------------------------------+--------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------+------------+----------+--------------+


+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPM240T100C5       ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLKIN           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; WR              ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; A15             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; A1              ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; A3              ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; A14             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;