led6.v

来自「通过VERILOG HDL语言使用CPLD连接PS2键盘」· Verilog 代码 · 共 48 行

module led6 (seg , sl , clock);					
    	output [7:0] seg;					
		output [5:0] sl;					
    	input clock;						
	reg [7:0] seg_reg;					
    reg [7:0] sl_reg;					
	reg [5:0] disp_dat;					
	reg [36:0] count;						

always @(posedge clock)					
begin
	count=count+1;						
end

always
begin
	sl_reg=6'b111111;
end
always @(count[16])	    				
begin
	disp_dat = count[27:24];		
end

always @(disp_dat)						
begin
	case (disp_dat)						
		4'h0: seg_reg = 8'hc0;				
		4'h1: seg_reg = 8'hf9;				
		4'h2: seg_reg = 8'ha4;				
		4'h3: seg_reg = 8'hb0;				
		4'h4: seg_reg = 8'h99;				
		4'h5: seg_reg = 8'h92;				
		4'h6: seg_reg = 8'h82;			
		4'h7: seg_reg = 8'hf8;				
		4'h8: seg_reg = 8'h80;				
		4'h9: seg_reg = 8'h90;				
		4'ha: seg_reg = 8'h88;				
		4'hb: seg_reg = 8'h83;				
		4'hc: seg_reg = 8'hc6;				
		4'hd: seg_reg = 8'ha1;				
		4'he: seg_reg = 8'h86;				
		4'hf: seg_reg = 8'h8e;				
	endcase
end

assign seg=seg_reg;						
assign sl=sl_reg;							
endmodule