📄 lcd1602.tan.rpt
字号:
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'Clk' ;
+-----------------------------------------+-----------------------------------------------------+----------------------------------+----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------------------------------+----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~41 ; LCD_Data[0]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~45 ; LCD_Data[0]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~42 ; LCD_Data[0]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~44 ; LCD_Data[0]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~43 ; LCD_Data[0]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~41 ; LCD_Data[6]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~45 ; LCD_Data[6]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~42 ; LCD_Data[6]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~44 ; LCD_Data[6]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~43 ; LCD_Data[6]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~41 ; LCD_Data[3]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~45 ; LCD_Data[3]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~42 ; LCD_Data[3]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~44 ; LCD_Data[3]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 70.92 MHz ( period = 14.100 ns ) ; Current_State~43 ; LCD_Data[3]~reg0 ; Clk ; Clk ; None ; None ; 9.600 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; LCD_Data[6]~reg0 ; LCD_Data[6]~reg0 ; Clk ; Clk ; None ; None ; 9.500 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; LCD_Data[3]~reg0 ; LCD_Data[3]~reg0 ; Clk ; Clk ; None ; None ; 9.500 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~41 ; LCD_Data[1]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~45 ; LCD_Data[1]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~42 ; LCD_Data[1]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~44 ; LCD_Data[1]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~43 ; LCD_Data[1]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~41 ; LCD_Data[2]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~45 ; LCD_Data[2]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~42 ; LCD_Data[2]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~44 ; LCD_Data[2]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~43 ; LCD_Data[2]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~41 ; LCD_Data[5]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~45 ; LCD_Data[5]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~42 ; LCD_Data[5]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~44 ; LCD_Data[5]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~43 ; LCD_Data[5]~reg0 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~41 ; Current_State~43 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~45 ; Current_State~43 ; Clk ; Clk ; None ; None ; 6.700 ns ;
; N/A ; 89.29 MHz ( period = 11.200 ns ) ; Current_State~42 ; Current_State~43 ; Clk ; Clk ; None ; None ; 6.700 ns ;
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