odd_division.v

来自「基于QUARTUSII软件 实现FPGA（ATERA CYCLONE II系列）」· Verilog 代码 · 共 31 行

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 函数名：odd_division
 功  能：时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循
         环下去。这种方法可以实现任意的偶数分频。
 参  数：clk 输入时钟,
         rst 重置信号,
         clk_odd 分频后输出的时钟信号

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module odd_division(clk,clk_odd,num);

  input        clk;
  input        [7:0]num;
  output       clk_odd;
  reg          clk_odd;
  reg          [7:0]count;

    always @ (posedge clk)
	  if ( count < num/2-1) 
          begin          
            count <= count + 8'b00000001;            
          end
      else
          begin        
            count <= 8'b0;
            clk_odd <= ~clk_odd;      
          end

endmodule