mux_2_1.v

来自「基于QUARTUSII软件 实现FPGA（ATERA CYCLONE II系列）」· Verilog 代码 · 共 7 行

module mux_2_1(en,in1,in2,out);
input en,in1,in2;
output out;

assign out=en ? in2 : in1;
//assign out=in1;
endmodule