dingceng.tan.rpt
来自「用Verilog HDL语言编写的交通灯程序」· RPT 代码 · 共 388 行 · 第 1/5 页
RPT
388 行
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[6] ; count[23] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[5] ; count[23] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[4] ; count[23] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[3] ; count[23] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[1] ; count[23] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[2] ; count[23] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[0] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[24] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[23] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[22] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[21] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[20] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[19] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
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; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[17] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[16] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
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; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[11] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
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; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[9] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[8] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[7] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[6] ; count[24] ; CLK ; CLK ; None ; None ; 8.000 ns ;
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; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[21] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[20] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
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; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[18] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[17] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
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; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[4] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[3] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[1] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; count[2] ; count[25] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+--------------------+--------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+--------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------+--------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------+--------------------+----------+
; N/A ; None ; 3.000 ns ; EN ; count_down[6]~reg0 ; CLK ;
; N/A ; None ; 3.000 ns ; EN ; count_down[3]~reg0 ; CLK ;
; N/A ; None ; 3.000 ns ; EN ; count_down[2]~reg0 ; CLK ;
; N/A ; None ; 3.000 ns ; EN ; count_down[4]~reg0 ; CLK ;
; N/A ; None ; 3.000 ns ; EN ; count_down[5]~reg0 ; CLK ;
; N/A ; None ; 2.000 ns ; EN ; temp ; CLK ;
; N/A ; None ; 2.000 ns ; EN ; count_down[7]~reg0 ; CLK ;
; N/A ; None ; 2.000 ns ; EN ; CLK1 ; CLK ;
; N/A ; None ; 2.000 ns ; EN ; count_down[0]~reg0 ; CLK ;
; N/A ; None ; 2.000 ns ; EN ; count_down[1]~reg0 ; CLK ;
+-------+--------------+------------+------+--------------------+----------+
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