def_mode.v

来自「若干VHDL语言的源代码」· Verilog 代码 · 共 13 行

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//		define the processor mode				//
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//author:ShengYu Shen from National University of Defence Technology	//
//create time:2001 317							//
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`define	MODE_USER	5'b10000
`define	MODE_FIQ	5'b10001
`define	MODE_IRQ	5'b10010
`define	MODE_SVC	5'b10011
`define	MODE_ABT	5'b10111
`define	MODE_UND	5'b11011