nnarm.prog

若干VHDL语言的源代码

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2001 3 22
	经过5天的调试，存控已经可以使用，下面的工作是将流水线中的与存控接口的代码移出来，成为cache控制器的一部分，从而为流水线的开发减轻负担。
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2001 3 23
1、	正在添加对跳转指令的支持，但是，由于MEM和IF的访存冲突，使得在两者进入访存之前必须先判断，现在进入IF的判断代码已经完成，但是它总是占着访存资源不放，当branch到达mem时，无法得到访存资源，从而无法跳转，而且mem的访存判断代码还没有完成，存为nnARM01_03_23_1.zip
2、	所有的访存冲突控制代码已经完成，流水线站的走停也解决了。但还有以下问题，首先，访存没有区分读写，其次，branch读出的指令没有干什么用，还有，本站的指令已经移到下一站了，本站的寄存器怎么办,他是由前一站写的，
3、	已经可以连续跳转两次，但是第二次跳转以后状态不定，存为nnARM01_03_24_final.zip
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2001 3 24
1、	已经可以正常的运行连续的跳转指令，存为nnARM01_03_24_1.zip
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2001 4 3
1、重新安排系统结构，构造了指令预取部件InstructionPreFetch以克服cache的单周期延迟，目前仅仅支持读操作，还没有访存和访存时的等待，存为nnARM01_04_03_1.zip
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2001 4 5
1、已经有了指令cache InstructionCacheController，256 byte ,4 section ,4 - way association,4 word per way，但是存控好像又不对了，存为nnARM01_04_05_1.zip
2、经过了改正，已经可以处理完全顺序的访存，随机地址也能正确处理，存为nnARM01_04_05_2.zip
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2001 4 6
1、在昨天的基础上加入了显示语句，可以更清楚的看到访存的过程，然后加入了prefetch中对前向cache块的预取，存为nnARM01_04_06_1.zip
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2001 4 7
1、加入了寄存器文件，以及寄存器文件的测试文件，运行正常存为nnARM01_04_07_1.zip
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2001 4 9
1、加入了Decoder,ALUWraper,ALUComb,Arbitrator等，还没有通过测试。另外仍有以下功能没有实现：
	Wraper还不能读WriteBus上传送的结果
	Decoder还不能清除已完成指令的重定向
存为nnARM01_04_09_2.zip
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2001 4 15
1、写了一个星期的文档，今天终于又加入了一个桶形移位器BarrelShift，及其测试代码，存为nnARM01_04_15_1.zip
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2001 4 16
1、又有了补码产生器complementary，用于实现减法。存为nnARM01_04_16_1.zip
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2001 4 17
1、完成了adder和全功能的ALU。存为nnARM01_04_17_1.zip
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2001 4 19
1、重新整理互联，decoder_ARM中加了shifttype、shiftcount、thirdread，但还没有实现逻辑
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2001 4 20
1、整理好并实现了decoder_ARM,存为nnARM01_04_20_1.zip
2、整理好pipeline，存为nnARM01_04_20_2.zip
3、实现了三读一写的寄存器文件，存为nnARM01_04_20_3.zip
4、完全连好了，但是vcs编译未过，存为nnARM01_04_20_4.zip
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2001 4 22
1、编译通过，存为nnARM01_04_22_1.zip，但是存在以下问题，
		1.当某一comp-entr在时钟前沿n完成计算并将结果打入writeresult,而后decode的指令要用到其结果，那么不管他在n+1前沿进入到那个comp-entr，他都无法得到他希望的结果，因为在n和n+1之间已经完成了写操作。
		2.无法通知decoder操作完成
		3.pc应组织到reg file中
		4.mem应该放到那里。
		5.redorder还没有实现
		6.4个标志位怎样处理
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2001 4 23
1.问题3解决，存为nnARM01_04_23_1.zip。
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2001 4 26
1、终于重新整理完了整个代码，修正了一些错误，存为nnARM01_4_26_1.zip
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2001 4 27
1、将整个寄存器文件加大为32个寄存器，其中前31个是通用的，后面的一个是用于结果连接的。存为nnARM01_04_27_1.zip
2、对于问题1的解决，可以在readbus和writebus之间建立通道，用三态门控制，如果decode时发现线上正在传输需要的结果，可以从writebus到readbus打通。

必须注意以下问题
1、decoder_ARM中必须还要包含以下功能逻辑，输入写总线的使能信号以及 compentry还有目标寄存器号，decoder应该判断是否接受该结果进入寄存器文件，并从新产生使能信号。
2、从某一操作完成，到写入寄存器并清除map，这一段时间发射的指令无法得到需要的结果。

剩余的问题：
4 22 问题 4 5 6以及4 27 问题2
存为nnARM01_04_27_2.zip
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2001 4 29
1、终于解决4 27问题2，存为nnARM01_04_29_1.zip
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2001 5 2
1、发现tomasulo结构我还不太了解，无法细化，只好先实现一个简单的流水线，包含link,只有最简单的alu指令，还没有branch和memory
存为sARM01_05_02_1.zip
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2001 5 5
1、完成一个不可综合的数据cache描述，还没有通过错误检查。存为sARM01_05_05_1.zip.下面的工作就是
	1、修正流水线，以包含对WB的forward的支持
	2、修改存控或者加一个mux以支持DCache的访存请求，
	3、增加访存指令。
2、添加了load指令，但是发现需要增加一个simple 线程，如今只有alu的线程接口完成，其他还没有.存为sARM01_05_05_2.zip
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2001 5 6
1、完成了双线程结构，并将wb的功能移到mem中，同时，修正了can go和enable/valid的功能：
	1、当can go为0时，不能走，
	2、否则valid表示是否是一个泡，即否是一个合法指令，
	3、forwarding时，仍然只看目标寄存器，而不必看是否合法，因为当不合法时将输出linkregister

存为sARM01_05_06_1.zip
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2001 5 7
1、修正了所错误，并开始书写memorymux，存为sARM01_05_07_1.zip
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2001 5 11
1、将data memory独立出来，让data cache独立访问data memory，同时在mem中增加了访问datacache的接口，并修正了所有的语法错误，存为sARM01_05_11_1.zip
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2001 5 13
1、datacache controller不能变换状态，当在时钟前沿看到访问使能时。存为sARM01_05_13_1.zip
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2001 5 14
1、datacachecontroller之所以不能运行是因为always @(posedge clock or negedge reset)中if(reset==1'b1)以至于每次都是初始化，改成1'b0后就一切ok
load指令运行正常。
存为sARM01_05_14_1.zip
2、增加了load simple微操作，存为sARM01_05_14_2.zip
目前的问题是仍然不能区分byte和word。
3、完整的load支持，存为sARM01_05_14_3.zip
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2001 5 15
1、正在添加store，只剩下mem stage中对各种store微操作的支持还没有写，存为sARM01_05_15_1.zip
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2001 5 16
1、已经可以支持word store，byte store还没有，下午再测，存为sARM01_05_16_1.zip
	mem中由于到datacache的数据总线是双向的，所以必须有一个暂存以及一个输出控制，原来的版本只支持load，所以该处的错误没有暴露出来，应该是当CanOutputToDataBus==1'b1时才输出tmpDataBus，平时输出z，而错误为少了==1'b1，改正后全对
2、改变了寄存器的组织结构，根据不同的处理机模式给出不同的reg bank，还创建了psr模块专门用于SPSR和CPSR。没有进行错误检查存为sARM01_05_16_2.zip
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2001 5 17
1、正在添加对条件码的支持，已经加到了alushell，但是还没有将运算的状态结果输出，存为sARM01_05_17_1.zip
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2001 5 18
1、已经完成了各个模块内部的更改，但是还没有对nnARM顶层模块的互联，存为sARM01_05_18_1.zip
2、改到了nnarm中的mem，没有完成的部分标以()
3、下午重新开始工作，改完后还没有查错，存为sARM01_05_18_2.zip
4、查完错，存为sARM01_05_18_3.zip,肯定还存在敏感表不完全的问题
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2001 5 19
1、解决了敏感表不完整的问题，存为sARM01_05_19_1.zip
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2001 5 20
1、加入对MRS、MSRReg的支持，存为sARM01_05_20_1.zip,但是还没有查错
2、支持全部MSR和MRS，查完错，存为sARM01_05_20_2.zip.
3、已经支持branch，但是对于使用非branch指令修改pc的情况还没有处理，使用pc做源操作数的情况下不能forward，存为sARM01_05_20_3.zip
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2001 5 21
1、现在存在以下问题：
	1、pc做源操作数时不能forward，
	2、pc做目的操作数时必须清除前面的所有指令
	3、当某一寄存器的值在某一thread中直到mem结束才知道(比如load)，此时必须使其后的指令等待直到可以forward
2、解决了问题1，对于alu/load/store中的base register为pc的情况，将与指令一同到达decoder的地址发到LeftReadBus上作为立即数。防止forward，存为sARM01_05_21_1.zip
3、pc做目的操作数时，除了load之外都已经处理，还有以下问题，首先mem修改pc时应清除自身，还应该通知alu和if，
4、已经完全处理了问题2，包括load to pc，使用alumisc[7]作为mem stage要改写pc的标志，alumisc[6]作为alu stage要改写pc的标志，所有改写pc的alu指令都等同于branch，经过查错后存为sARM01_05_21_2.zip
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2001 5 22
1、解决了问题3，可以等待一个周期，在alu中生成一个空泡，当mem中的operation等待接过时，整个流水线停顿并等待该结果，直到结果到来并forward，没有经过错误检查，存为sARM01_05_22_1.zip
2、改正了一个错误，当decoder遇到一个alu指令时，仅当写pc时可以将alumisc[7]设为1，而原来忽略了。存为sARM01_05_22_2.zip
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2001 5 23
1、加入对乘法和乘加的支持，没有经过错误检查，存为sARM01_05_23_1.zip
2、改完错，存为sARM01_05_23_2.zip
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2001  5 24
1、增加对使用pc做源操作数的支持，由于在编译时考虑了当前pc和当前指令pc之间的差别(前者比后者提前8或12个字节)，所以不能使用当前指令pc做运算，经过测试，branch正常，但是以pc为目的的alu指令(也就是子程序返回还不对)。另外，应当将data和instruction内存都用相同的程序初始化。还有，汇编.s文件时必须将起始地址放到1M以内以便测试，因为我的存控只有1M。存为sARM01_05_24_1.zip
2、改正了以上问题，原因是在IF中给出下一条指令的地址时是用pc加上4，但是pc是用于取下一条指令的，所以只需直接输出pc即可，存为sARM01_05_24_2.zip
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2001 5 25