def_simulationparameter.v

来自「若干VHDL语言的源代码」· Verilog 代码 · 共 9 行

V
9 行
字号 
//////////////////////////////////////////////////////////////////////////
//			simulation parameter				//
//									//
//author:ShengYu Shen from National University of Defence Technology	//
//create time:2001 3 20							//
//////////////////////////////////////////////////////////////////////////

`define	HalfClockCycle	100

def_simulationparameter.v - 源码说明

本页面展示了「若干VHDL语言的源代码」中的 def_simulationparameter.v 源码文件，采用 Verilog 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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