mux21.vhd

来自「《CPLD_FPGA设计及应用》课件与实例」· VHDL 代码 · 共 6 行

VHD

6 行

 BEGIN
               WITH  sel  SELECT
                        y <= D0   WHEN  0，
                             D1   WHEN  1；
            END mux2；

mux21.vhd - 源码说明

本页面展示了「《CPLD_FPGA设计及应用》课件与实例」中的 mux21.vhd 源码文件，采用 VHDL 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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