comp4.vhd

来自「《CPLD_FPGA设计及应用》课件与实例」· VHDL 代码 · 共 18 行

LIBRARY IEEE；
		USE IEEE.STD_LOGIC_1164.ALL；
		ENTITY comp4 IS
			PORT (a, b : IN STD_LOGIC_VECTOR(3 downto 0)；
      y : OUT STD_LOGIC)；
		END comp4；
		ARCHITECTURE  behavio OF comp4
		BEGIN 
		  comp: PROCESS(a, b)
				BEGIN 
					IF a = b THEN
						y=＇1＇；
                    ELSE
                        y=＇0＇；
                    ENDIF；
			    END PROCESS comp；
		END behavio；