and2.vhd

《CPLD_FPGA设计及应用》课件与实例

LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY and2 IS 
		PORT (a, b: IN STD_LOGIC；
            y : OUT STD_LOGIC)；
END and2；
ARCHITECTURE and2x OF and2 IS
	BEGIN
			y <= a AND b；
END and2x；