mux8.vhd

来自「《CPLD_FPGA设计及应用》课件与实例」· VHDL 代码 · 共 27 行

LIBRARY IEEE；
		USE IEEE.STD_LOGIC_1164.ALL；
		ENTITY mux8 IS
			PORT；(I0,I1,I2,I3,I4,I5,I6,I7,A,B,C: IN STD_LOGIC；
				   Y: OUT STD_LOGIC)；
		END mux8；
		ARCHITECTURE behav OF mux8 IS
			SIGNAL sel: INTEGER；
		BEGIN 
			Y <= I0  WHEN sel=0  ELSE
				 I1  WHEN sel=1  ELSE
                 I2  WHEN sel=2  ELSE
                 I3  WHEN sel=3  ELSE
                 I4  WHEN sel=4  ELSE
                 I5  WHEN sel=5  ELSE
                 I6  WHEN sel=6  ELSE
                 I7；
			Sel <= 0 WHEN A=＇0＇ AND B=＇0＇ AND C=＇0＇ ELSE
				   1 WHEN A=＇0＇ AND B=＇0＇ AND C=＇1＇ ELSE
                   2 WHEN A=＇0＇ AND B=＇1＇ AND C=＇0＇ ELSE
                   3 WHEN A=＇0＇ AND B=＇1＇ AND C=＇1＇ ELSE
                   4 WHEN A=＇1＇ AND B=＇0＇ AND C=＇0＇ ELSE
                   5 WHEN A=＇1＇ AND B=＇0＇ AND C=＇1＇ ELSE
                   6 WHEN A=＇1＇ AND B=＇1＇ AND C=＇0＇ ELSE
                   7；
		END behav；