add4.vhd

来自「《CPLD_FPGA设计及应用》课件与实例」· VHDL 代码 · 共 7 行

ENTITY add4 IS 
		PORT (a, b: IN STD_LOGIC_VECTOR (3 downto 0)；
               Ci: IN STD_LOGIC；
   Sum: OUT STD_LOGIC_VECTOR (3 downto 0)；
   Co: OUT STD_LOGIC)；
		END add4；