comp4.vhd

《CPLD_FPGA设计及应用》课件与实例

LIBRARY IEEE；
	USE IEEE.STD_LOGIC_1164.ALL；
	ENTITY comp4 IS
	    PORT (a, b : IN STD_LOGIC_VECTOR (3 downto 0)；
			  y: OUT STD_LOGIC)；
	END comp4；
	ARCHITECTURE  structural OF comp4 IS
	  COMPONENT xnor2
		PORT (in1,in2: IN STD_LOGIC；
              out: OUT STD_LOGIC)；
		  END COMPONENT；
	  COMPONENT and4
		PORT (in1,in2,in3,in4: IN STD_LOGIC；
                  out: OUT STD_LOGIC)；
		  END COMPONENT；
		SIGNAL s: STD_LOGIC(0 TO 3)；
		BEGIN
    			u0: xnor2  PORT MAP (a(0), b(0), s(0))；
			u1: xnor2  PORT MAP (a(1), b(1), s(1))；
			u2: xnor2  PORT MAP (a(2), b(2), s(2))；
			u3: xnor2  PORT MAP (a(3), b(3), s(3))；
			u4: and4  PORT MAP (s(0), s(1), s(2), s(3),y)；
		END structural；