csblocka.vhd

《CPLD_FPGA设计及应用》课件与实例

library ieee;
use ieee.std_logic_1164.all;
entity csblocka is 
  port(a,b,c,d:in std_logic;
       y,z:out std_logic);
end csblocka;
architecture csblk of csblocka is
begin
  b1:block is                  --定义块b1
     signal s:std_logic;       --在块b1中定义信号s
     begin
       s<=a xor b;             --对块b1中定义的信号s赋值
     b2:block is               --定义块b2，嵌套于块b1中
        signal s:std_logic;    --在块b2中定义信号s（与b1中的信号s同名）
        begin
          s<=c xor d;          --对块b2中定义的信号s赋值
        b3:block is
           begin
             z<=s;                 --此s来自块b2
           end block b3;
        end block b2;
       y<=s;                       --此s来自块b1
     end block b1;
end csblk;