comp4.vhd

《CPLD_FPGA设计及应用》课件与实例

LIBRARY IEEE；
		USE IEEE. STD_LOGIC_1164.ALL；
		ENTITY comp4 IS 
			PORT (a, b: IN STD_LOGIC_VECTOR(3 downto 0)；
	    		      y: OUT STD_LOGIC)；
		END comp4；
		ARCHTECTURE dataflow OF comp4 IS
		BEGIN
			y <= ＇1＇ WHEN (a=b) ELSE   ＇0＇；
		END dataflow；