📄 bitstd.fit.rpt
字号:
; K8 ; VCC_IO ; ;
; K9 ; VCC_INT ; ;
; K10 ; GND_INT ; ;
; K11 ; VCC_IO ; ;
; K12 ; NC ; ;
; K13 ; GND* ; ;
; K14 ; NC ; ;
; K15 ; NC ; ;
; K16 ; NC ; ;
; L1 ; GND* ; ;
; L2 ; NC ; ;
; L3 ; GND* ; ;
; L4 ; NC ; ;
; L5 ; VCC_INT ; ;
; L6 ; GND_INT ; ;
; L7 ; VCC_INT ; ;
; L8 ; clk ; LVTTL/LVCMOS ;
; L9 ; VCC_INT ; ;
; L10 ; VCC_IO ; ;
; L11 ; GND_INT ; ;
; L12 ; VCC_INT ; ;
; L13 ; GND* ; ;
; L14 ; GND* ; ;
; L15 ; GND* ; ;
; L16 ; GND* ; ;
; M1 ; GND* ; ;
; M2 ; NC ; ;
; M3 ; NC ; ;
; M4 ; NC ; ;
; M5 ; GND_INT ; ;
; M6 ; VCC_IO ; ;
; M7 ; GND* ; ;
; M8 ; GND* ; ;
; M9 ; GND+ ; ;
; M10 ; GND* ; ;
; M11 ; VCC_INT ; ;
; M12 ; GND_INT ; ;
; M13 ; GND* ; ;
; M14 ; NC ; ;
; M15 ; GND* ; ;
; M16 ; NC ; ;
; N1 ; NC ; ;
; N2 ; NC ; ;
; N3 ; NC ; ;
; N4 ; ^nCONFIG ; ;
; N5 ; GND* ; ;
; N6 ; GND* ; ;
; N7 ; GND* ; ;
; N8 ; GND* ; ;
; N9 ; GND* ; ;
; N10 ; GND* ; ;
; N11 ; GND* ; ;
; N12 ; VCC_IO ; ;
; N13 ; GND* ; ;
; N14 ; NC ; ;
; N15 ; NC ; ;
; N16 ; GND* ; ;
; P1 ; ^MSEL0 ; ;
; P2 ; NC ; ;
; P3 ; GND* ; ;
; P4 ; GND* ; ;
; P5 ; GND* ; ;
; P6 ; GND* ; ;
; P7 ; GND* ; ;
; P8 ; GND* ; ;
; P9 ; GND* ; ;
; P10 ; GND* ; ;
; P11 ; NC ; ;
; P12 ; GND* ; ;
; P13 ; GND* ; ;
; P14 ; NC ; ;
; P15 ; #TMS ; ;
; P16 ; GND* ; ;
; R1 ; ^MSEL1 ; ;
; R2 ; VCC_INT ; ;
; R3 ; GND* ; ;
; R4 ; GND* ; ;
; R5 ; GND* ; ;
; R6 ; GND* ; ;
; R7 ; GND* ; ;
; R8 ; GND+ ; ;
; R9 ; GND* ; ;
; R10 ; GND* ; ;
; R11 ; GND* ; ;
; R12 ; GND* ; ;
; R13 ; GND* ; ;
; R14 ; GND* ; ;
; R15 ; GND* ; ;
; R16 ; #TRST ; ;
; T1 ; GND* ; ;
; T2 ; GND* ; ;
; T3 ; GND* ; ;
; T4 ; GND* ; ;
; T5 ; GND* ; ;
; T6 ; GND* ; ;
; T7 ; GND* ; ;
; T8 ; GND_INT ; ;
; T9 ; GND* ; ;
; T10 ; GND* ; ;
; T11 ; GND* ; ;
; T12 ; GND* ; ;
; T13 ; GND* ; ;
; T14 ; GND* ; ;
; T15 ; GND* ; ;
; T16 ; ^nSTATUS ; ;
+-------+------------+--------------+
+-----------------------------------------------+
; Control Signals ;
+------+-------+---------+-------+--------------+
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+------+-------+---------+-------+--------------+
; clk ; L8 ; 1 ; Clock ; Pin ;
+------+-------+---------+-------+--------------+
+---------------------------------+
; Global & Other Fast Signals ;
+------+-------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+------+-------+---------+--------+
; din ; B9 ; 2 ; no ;
; clk ; L8 ; 1 ; yes ;
+------+-------+---------+--------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-------+-------------------------+
; Name ; Fan-Out ;
+-------+-------------------------+
; din ; 2 ;
; inst1 ; 1 ;
; inst ; 1 ;
+-------+-------------------------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 71 ;
; 1 ; 0 ;
; 2 ; 1 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 71 ;
; 1 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 71 ;
; 1 ; 1 ;
+----------------------------+----------------+
+----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+-------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+-------------------+-----------------------------+------------------------------+
; A ; 0 / 96 ( 0 % ) ; 1 / 48 ( 2 % ) ; 0 / 48 ( 0 % ) ;
; B ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; C ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 288 ( 0 % ) ; 1 / 144 ( < 1 % ) ; 0 / 144 ( 0 % ) ;
+-------+-------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 576 ( 0 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+----------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+-------------------+
; Resource ; Usage ;
+--------------------------------+-------------------+
; Logic cells ; 2 / 576 ( < 1 % ) ;
; Registers ; 1 / 576 ( < 1 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 3 / 150 ( 2 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 1 ;
; EABs ; 0 / 3 ( 0 % ) ;
; Total memory bits ; 0 / 6,144 ( 0 % ) ;
; Total RAM block bits ; 0 / 6,144 ( 0 % ) ;
; Maximum fan-out node ; din ;
; Maximum fan-out ; 2 ;
; Total fan-out ; 5 ;
; Average fan-out ; 1.00 ;
+--------------------------------+-------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; |bitstd ; 2 (2) ; 1 ; 0 ; 3 ; 1 (1) ; 1 (1) ; 0 (0) ; 0 (0) ; |bitstd ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
+-------------------------------+
; Delay Chain Summary ;
+------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+------+----------+-------------+
; din ; Input ; OFF ;
; clk ; Input ; OFF ;
; out ; Output ; OFF ;
+------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in d:/lzxdesign8/bitstd/bitstd.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 181 06/29/2004 SJ Full Version
Info: Processing started: Tue Apr 04 20:50:55 2006
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off bitstd -c bitstd
Info: Selected device EPF10K10AFC256-1 for design bitstd
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Tue Apr 04 2006 at 20:50:56
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Tue Apr 04 20:50:57 2006
Info: Elapsed time: 00:00:01
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