📄 iirno.tan.rpt
字号:
; N/A ; 64.35 MHz ( period = 15.540 ns ) ; addyn0a[2] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.43 MHz ( period = 15.520 ns ) ; addxn1a[5] ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.44 MHz ( period = 15.518 ns ) ; addxn1a[3] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.46 MHz ( period = 15.514 ns ) ; addxn1a[7] ; regyn0a[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.68 MHz ( period = 15.461 ns ) ; addyn0a[5] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.70 MHz ( period = 15.455 ns ) ; addxn2a[2] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.75 MHz ( period = 15.443 ns ) ; addxn2a[6] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.84 MHz ( period = 15.422 ns ) ; addxn1a[0] ; regyn0a[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.90 MHz ( period = 15.408 ns ) ; addxn1a[1] ; regyn0a[2] ; clk ; clk ; None ; None ; None ;
; N/A ; 64.98 MHz ( period = 15.390 ns ) ; addxn2a[0] ; regyn0a[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 65.04 MHz ( period = 15.376 ns ) ; addxn0a[4] ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; N/A ; 65.15 MHz ( period = 15.350 ns ) ; addxn0a[6] ; regyn0a[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 65.23 MHz ( period = 15.330 ns ) ; addyn1a[2] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; N/A ; 65.28 MHz ( period = 15.319 ns ) ; addyn0a[7] ; regyn0a[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 65.51 MHz ( period = 15.266 ns ) ; addxn0a[3] ; regyn0a[5] ; clk ; clk ; None ; None ; None ;
; N/A ; 65.69 MHz ( period = 15.222 ns ) ; addxn2a[5] ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------+------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clk' ;
+------------------------------------------+------------+------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack ; From ; To ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+------------+------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[9] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[1] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[2] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[0] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[8] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; clken ; regyn0a[5] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[9] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[5] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[5] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[5] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[8] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[2] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[8] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[0] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[0] ; regyn0a[1] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[8] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[9] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[8] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[3] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[6] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[5] ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[5] ; regyn0a[9] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[3] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[1] ; regyn0a[3] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[8] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[3] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[6] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[2] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[6] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[1] ; regyn0a[4] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[1] ; regyn0a[7] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[8] ; regyn0a[6] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[8] ; regyn0a[9] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[7] ; regyn0a[1] ; clk ; clk ; None ; None ; None ;
; Not operational: Clock Skew > Data Delay ; addxn0a[5] ; regyn0a[8] ; clk ; clk ; None ; None ⌨️ 快捷键说明
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