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📄 dec2812.tan.rpt

📁 DSP2812开发板板上的CPLD源代码
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📖 第 1 页 / 共 4 页
字号:
Timing Analyzer report for DEC2812
Thu Jul 26 16:59:52 2007
Version 5.1 Build 176 10/26/2005 SJ Full Version


---------------------
; Table of Contents ;
---------------------
  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. tsu
  6. tco
  7. tpd
  8. th
  9. Timing Analyzer Messages



----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files any of the foregoing 
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programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
applicable agreement for further details.



+----------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary                                                                                                                      ;
+------------------------------+-------+---------------+-------------+----------------+-----------------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time ; From           ; To              ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+----------------+-----------------+------------+----------+--------------+
; Worst-case tsu               ; N/A   ; None          ; -0.800 ns   ; D[0]           ; 74273:inst22|19 ; --         ; A[11]    ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 14.717 ns   ; 74273:inst7|18 ; CE[0]           ; WR         ; --       ; 0            ;
; Worst-case tpd               ; N/A   ; None          ; 12.021 ns   ; A[11]          ; D[1]            ; --         ; --       ; 0            ;
; Worst-case th                ; N/A   ; None          ; 4.914 ns    ; D[7]           ; 74273:inst|12   ; --         ; WR       ; 0            ;
; Total number of failed paths ;       ;               ;             ;                ;                 ;            ;          ; 0            ;
+------------------------------+-------+---------------+-------------+----------------+-----------------+------------+----------+--------------+


+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPM240T100C5       ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; A[9]            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; A[10]           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; WR              ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; A[12]           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; A[11]           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-----------------------------------------------------------------------+
; tsu                                                                   ;
+-------+--------------+------------+------+-----------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To              ; To Clock ;
+-------+--------------+------------+------+-----------------+----------+
; N/A   ; None         ; -0.800 ns  ; D[0] ; 74273:inst22|19 ; A[11]    ;
; N/A   ; None         ; -1.125 ns  ; D[1] ; 74273:inst7|18  ; A[10]    ;
; N/A   ; None         ; -1.231 ns  ; D[0] ; 74273:inst22|19 ; A[10]    ;
; N/A   ; None         ; -1.336 ns  ; D[1] ; 74273:inst7|18  ; A[9]     ;
; N/A   ; None         ; -1.470 ns  ; D[1] ; 74273:inst7|18  ; A[11]    ;
; N/A   ; None         ; -1.504 ns  ; D[0] ; 74273:inst22|19 ; A[12]    ;
; N/A   ; None         ; -1.567 ns  ; D[1] ; 74273:inst1|18  ; A[11]    ;
; N/A   ; None         ; -1.591 ns  ; D[1] ; 74273:inst1|18  ; A[10]    ;
; N/A   ; None         ; -1.613 ns  ; D[2] ; 74273:inst7|17  ; A[10]    ;
; N/A   ; None         ; -1.635 ns  ; D[2] ; 74273:inst22|17 ; A[11]    ;
; N/A   ; None         ; -1.645 ns  ; D[0] ; 74273:inst22|19 ; A[9]     ;
; N/A   ; None         ; -1.675 ns  ; D[0] ; 74273:inst11|19 ; A[11]    ;
; N/A   ; None         ; -1.701 ns  ; D[0] ; 74273:inst11|19 ; A[10]    ;
; N/A   ; None         ; -1.772 ns  ; D[0] ; 74273:inst7|19  ; A[10]    ;
; N/A   ; None         ; -1.822 ns  ; D[5] ; 74273:inst1|14  ; A[11]    ;
; N/A   ; None         ; -1.824 ns  ; D[2] ; 74273:inst7|17  ; A[9]     ;
; N/A   ; None         ; -1.846 ns  ; D[5] ; 74273:inst1|14  ; A[10]    ;
; N/A   ; None         ; -1.850 ns  ; D[6] ; 74273:inst1|13  ; A[11]    ;
; N/A   ; None         ; -1.874 ns  ; D[6] ; 74273:inst1|13  ; A[10]    ;
; N/A   ; None         ; -1.914 ns  ; D[1] ; 74273:inst22|18 ; A[11]    ;
; N/A   ; None         ; -1.958 ns  ; D[2] ; 74273:inst7|17  ; A[11]    ;
; N/A   ; None         ; -1.983 ns  ; D[0] ; 74273:inst7|19  ; A[9]     ;
; N/A   ; None         ; -2.005 ns  ; D[1] ; 74273:inst1|18  ; A[9]     ;
; N/A   ; None         ; -2.024 ns  ; D[2] ; 74273:inst1|17  ; A[11]    ;
; N/A   ; None         ; -2.048 ns  ; D[2] ; 74273:inst1|17  ; A[10]    ;
; N/A   ; None         ; -2.066 ns  ; D[2] ; 74273:inst22|17 ; A[10]    ;
; N/A   ; None         ; -2.105 ns  ; D[2] ; 74273:inst2|17  ; A[11]    ;
; N/A   ; None         ; -2.117 ns  ; D[0] ; 74273:inst7|19  ; A[11]    ;
; N/A   ; None         ; -2.120 ns  ; D[0] ; 74273:inst11|19 ; A[9]     ;
; N/A   ; None         ; -2.182 ns  ; D[3] ; 74273:inst1|16  ; A[11]    ;
; N/A   ; None         ; -2.182 ns  ; D[0] ; 74273:inst1|19  ; A[11]    ;
; N/A   ; None         ; -2.191 ns  ; D[1] ; 74273:inst2|18  ; A[11]    ;
; N/A   ; None         ; -2.201 ns  ; D[2] ; 74273:inst2|17  ; A[10]    ;
; N/A   ; None         ; -2.206 ns  ; D[3] ; 74273:inst1|16  ; A[10]    ;
; N/A   ; None         ; -2.206 ns  ; D[0] ; 74273:inst1|19  ; A[10]    ;
; N/A   ; None         ; -2.226 ns  ; D[0] ; 74273:inst2|19  ; A[11]    ;
; N/A   ; None         ; -2.254 ns  ; D[4] ; 74273:inst1|15  ; A[11]    ;
; N/A   ; None         ; -2.259 ns  ; D[0] ; 74273:inst22|19 ; WR       ;
; N/A   ; None         ; -2.260 ns  ; D[5] ; 74273:inst1|14  ; A[9]     ;
; N/A   ; None         ; -2.268 ns  ; D[1] ; 74273:inst1|18  ; A[12]    ;
; N/A   ; None         ; -2.278 ns  ; D[4] ; 74273:inst1|15  ; A[10]    ;
; N/A   ; None         ; -2.287 ns  ; D[1] ; 74273:inst2|18  ; A[10]    ;
; N/A   ; None         ; -2.288 ns  ; D[6] ; 74273:inst1|13  ; A[9]     ;
; N/A   ; None         ; -2.293 ns  ; D[1] ; 74273:inst|18   ; A[10]    ;
; N/A   ; None         ; -2.313 ns  ; D[6] ; 74273:inst2|13  ; A[11]    ;
; N/A   ; None         ; -2.320 ns  ; D[2] ; 74273:inst|17   ; A[10]    ;
; N/A   ; None         ; -2.322 ns  ; D[0] ; 74273:inst2|19  ; A[10]    ;
; N/A   ; None         ; -2.339 ns  ; D[2] ; 74273:inst22|17 ; A[12]    ;
; N/A   ; None         ; -2.345 ns  ; D[1] ; 74273:inst22|18 ; A[10]    ;
; N/A   ; None         ; -2.378 ns  ; D[0] ; 74273:inst11|19 ; A[12]    ;
; N/A   ; None         ; -2.382 ns  ; D[0] ; 74273:inst|19   ; A[10]    ;
; N/A   ; None         ; -2.409 ns  ; D[6] ; 74273:inst2|13  ; A[10]    ;
; N/A   ; None         ; -2.412 ns  ; D[2] ; 74273:inst2|17  ; A[9]     ;
; N/A   ; None         ; -2.418 ns  ; D[3] ; 74273:inst|16   ; A[10]    ;
; N/A   ; None         ; -2.439 ns  ; D[7] ; 74273:inst1|12  ; A[11]    ;
; N/A   ; None         ; -2.445 ns  ; D[4] ; 74273:inst|15   ; A[10]    ;
; N/A   ; None         ; -2.454 ns  ; D[5] ; 74273:inst2|14  ; A[11]    ;
; N/A   ; None         ; -2.462 ns  ; D[2] ; 74273:inst1|17  ; A[9]     ;
; N/A   ; None         ; -2.463 ns  ; D[7] ; 74273:inst1|12  ; A[10]    ;
; N/A   ; None         ; -2.480 ns  ; D[2] ; 74273:inst22|17 ; A[9]     ;
; N/A   ; None         ; -2.494 ns  ; D[5] ; 74273:inst|14   ; A[10]    ;
; N/A   ; None         ; -2.498 ns  ; D[1] ; 74273:inst2|18  ; A[9]     ;
; N/A   ; None         ; -2.500 ns  ; D[1] ; 74273:inst|18   ; A[9]     ;
; N/A   ; None         ; -2.515 ns  ; D[3] ; 74273:inst2|16  ; A[11]    ;
; N/A   ; None         ; -2.523 ns  ; D[5] ; 74273:inst1|14  ; A[12]    ;
; N/A   ; None         ; -2.527 ns  ; D[2] ; 74273:inst|17   ; A[9]     ;
; N/A   ; None         ; -2.533 ns  ; D[0] ; 74273:inst2|19  ; A[9]     ;
; N/A   ; None         ; -2.550 ns  ; D[5] ; 74273:inst2|14  ; A[10]    ;
; N/A   ; None         ; -2.551 ns  ; D[6] ; 74273:inst1|13  ; A[12]    ;
; N/A   ; None         ; -2.573 ns  ; D[6] ; 74273:inst|13   ; A[10]    ;
; N/A   ; None         ; -2.589 ns  ; D[0] ; 74273:inst|19   ; A[9]     ;
; N/A   ; None         ; -2.611 ns  ; D[3] ; 74273:inst2|16  ; A[10]    ;
; N/A   ; None         ; -2.618 ns  ; D[1] ; 74273:inst22|18 ; A[12]    ;
; N/A   ; None         ; -2.620 ns  ; D[6] ; 74273:inst2|13  ; A[9]     ;
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