snag.v

FPGA中嵌中高级课件,非常有用的课件

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    15:13:19 05/15/07
// Design Name:    
// Module Name:    snag
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module snag(k,s1,s2,s3,s4,s5,s6,s7,led);
input 	k,s1,s2,s3,s4,s5,s6,s7;
output[3:0] led;
reg [3:0] led;
reg [6:0] q;
reg ena;
always @(q)
begin 
ena=~(|q);
end
always @(k or ena or s1 or s2 or s3 or s4 or s5 or s6 or s7)
begin
if(k)q=7'b0000000;
 else if(ena & s1) q=7'b0000001;
   else if(ena & s2) q=7'b0000010;
	  else if(ena & s3) q=7'b0000100;
	    else if(ena & s4) q=7'b0001000;
		    else if(ena & s5) q=7'b0010000;
			    else if(ena & s6) q=7'b0100000;
				   else if(ena & s7) q=7'b1000000;
case(q)
7'b0000000:led=4'b0000;
7'b0000001:led=4'b0001;
7'b0000010:led=4'b0010;
7'b0000100:led=4'b0011;
7'b0001000:led=4'b0100;
7'b0010000:led=4'b0101;
7'b0100000:led=4'b0110;
7'b1000000:led=4'b0111;
default:led=4'b0000;
endcase
end
endmodule