ppl.v

来自「FPGA中嵌中高级课件,非常有用的课件」· Verilog 代码 · 共 33 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    09:12:25 05/22/07
// Design Name:    
// Module Name:    ppl
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module ppl(clk,x_out,y_out,cosrdy);
input clk;
output[15:0]  x_out,y_out;
output cosrdy;
wire clock,ino,adds,coss;
wire[15:0] sadd,b1,cosin;
clkf clkf(clk,clock);
send1 send1(clock,ino);
send2 send2(clk,ino,coss,cosin,adds,sadd,b1);
comp comp(clk,adds,sadd,b1,cosin,coss);
cos1 cos1(cosin,coss,clk,x_out,y_out,cosrdy);
endmodule