pip.v

来自「FPGA中嵌中高级课件,非常有用的课件」· Verilog 代码 · 共 32 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    02:12:30 05/26/07
// Design Name:    
// Module Name:    pip
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module pip(clk,indata,subout);
input clk;
input[31:0] indata;
output[15:0] subout;
wire[31:0] addout;
wire[15:0] shifto;
wire shifts,rdy;
pipadd pipadd(clk,indata,addout,shifts);
pipshift pipshift(clk,addout,shifts,shifto,rdy);
pipsub pipsub(clk,shifto,rdy,subout);
endmodule