signp.v

来自「FPGA中嵌中高级课件,非常有用的课件」· Verilog 代码 · 共 29 行

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    13:14:19 05/26/07
// Design Name:    
// Module Name:    signp
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module signp(clk,pros,proout);
input clk;
output pros,proout;
wire clock,ino;
clkfp clkfp(clk,clock);
pnsend pnsend(clock,ino);
pnpro pnpro(clk,ino,pros,proout);
endmodule