pnsend.v

FPGA中嵌中高级课件,非常有用的课件

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    13:12:21 05/26/07
// Design Name:    
// Module Name:    pnsend
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module pnsend(clock,ino);
input clock;
output ino;
reg[15:0] inreg;
reg ino="0";
reg[7:0] tem="00000000";
always @(posedge clock)
begin
inreg<=16'h3f47;
case(tem)
8'd0: ino=inreg[15];
8'd1: ino=inreg[14];
8'd2: ino=inreg[13];
8'd3: ino=inreg[12];
8'd4: ino=inreg[11];
8'd5: ino=inreg[10];
8'd6: ino=inreg[9];
8'd7: ino=inreg[8];
8'd8: ino=inreg[7];
8'd9: ino=inreg[6];
8'd10: ino=inreg[5];
8'd11: ino=inreg[4];
8'd12: ino=inreg[3];
8'd13: ino=inreg[2];
8'd14: ino=inreg[1];
8'd15: ino=inreg[0];
endcase
if(tem<15) tem<=tem+1;
else tem<=0;
end
endmodule