pipadd.v

来自「FPGA中嵌中高级课件,非常有用的课件」· Verilog 代码 · 共 35 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
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// Create Date:    02:13:37 05/26/07
// Design Name:    
// Module Name:    pipadd
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module pipadd(clk,indata,addout,shifts);
input[31:0] indata;
input clk;
output shifts;
output[31:0] addout;
reg shifts;
reg[31:0] addout="0000000000000000";
always@(posedge clk)
begin
shifts<=1'b1;
addout<=indata+32'h00000077;
end

endmodule