gfsk1.v

来自「FPGA中嵌中高级课件,非常有用的课件」· Verilog 代码 · 共 40 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
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// Create Date:    17:00:27 05/14/07
// Design Name:     谢大钊
// Module Name:    gfsk1
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module gfsk1(clk0,rstin,dout,firrdy);
input clk0,rstin;


output [31:0] dout;
output firrdy;


wire clk,clkfx,clk1,clock,ino,firs,rfd,firrdy;
wire[15:0] firin;

clk2 clk2(clk,clock);
clk4 clk4(clk0,rstin,clkfx,clkbug,clk,lock);	 
clk5 clk5(clkfx,clk1);
send2 send2(clock,ino);
rec2 rec2(clk1,rfd,ino,firin,firs);
fir fir(firs,firrdy,clk1,rfd,firin,dout);	  

endmodule