clk5.v

来自「FPGA中嵌中高级课件,非常有用的课件」· Verilog 代码 · 共 45 行

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    10:44:28 09/06/06
// Design Name:    
// Module Name:    clk5
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module clk5(clkfx,clk1);
input clkfx;
output clk1;
reg clk1;
reg[1:0] clks="00";
initial
begin
clks<=2'd0;
clk1<=0;
end
always@(posedge clkfx)
begin
clks<=clks+1;
begin
if (clks==2'd1)	 
begin					  
clk1<=~clk1;
clks<=2'd0;
end
end
end

endmodule