led2.v

来自「FPGA中嵌中高级课件,非常有用的课件」· Verilog 代码 · 共 72 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    10:39:32 06/04/07
// Design Name:    
// Module Name:    led2
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module led2(s1,s2,s3,s4,sd0,sd1,sd2,sd3);
input s1,s2,s3,s4;
output sd0,sd1,sd2,sd3;
reg sd0,sd1,sd2,sd3;
initial
begin
sd0=1'b0;
sd1=1'b0;
sd2=1'b0;
sd3=1'b0;
end
always@ (s1 or s2 or s3 or s4)
begin
if(~s1)
begin
sd0=1'b1;
sd1=1'b0;
sd2=1'b0;
sd3=1'b0;
end
else if(~s2)
begin
sd0=1'b0;
sd1=1'b1;
sd2=1'b0;
sd3=1'b0;
end
else if(~s3)
begin
sd0=1'b0;
sd1=1'b0;
sd2=1'b1;
sd3=1'b0;
end
else if(~s4)
begin
sd0=1'b0;
sd1=1'b0;
sd2=1'b0;
sd3=1'b1;
end
else
begin
sd0=1'b0;
sd1=1'b0;
sd2=1'b0;
sd3=1'b0;
end
end

endmodule