my_dq_inst.v

来自「Altera FPGA CPLD设计高级篇电子书籍」· Verilog 代码 · 共 11 行

MY_DQ	MY_DQ_inst (
	.datain_h ( datain_h_sig ),
	.datain_l ( datain_l_sig ),
	.inclock ( inclock_sig ),
	.outclock ( outclock_sig ),
	.oe ( oe_sig ),
	.dataout_h ( dataout_h_sig ),
	.dataout_l ( dataout_l_sig ),
	.padio ( padio_sig )
	);