📄 i2c.tan.rpt
字号:
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[3] ; cnt_delay[18] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[2] ; cnt_delay[18] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[1] ; cnt_delay[18] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[0] ; cnt_delay[18] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[19] ; cnt_delay[18] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; main_state[0] ; inner_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; i2c_state[2] ; inner_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; inner_state[3] ; inner_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; inner_state[0] ; inner_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; phase3 ; inner_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; main_state[1] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[18] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[17] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[16] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[15] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[14] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[13] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[12] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[11] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[10] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[9] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[8] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[7] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[6] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[5] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[4] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[3] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[2] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[1] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[0] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; cnt_delay[19] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; main_state[0] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; i2c_state[2] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; i2c_state[0] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; inner_state[0] ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; phase3 ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; phase1 ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 66.67 MHz ( period = 15.000 ns ) ; sda_buf ; main_state[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; phase3 ; inner_state[1] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; main_state[1] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; main_state[0] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; i2c_state[2] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; inner_state[3] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; i2c_state[0] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; i2c_state[1] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; inner_state[1] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; inner_state[0] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; inner_state[2] ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; phase3 ; inner_state[3] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; inner_state[3] ; main_state[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; N/A ; 71.43 MHz ( period = 14.000 ns ) ; i2c_state[1] ; main_state[0] ; clk ; clk ; None ; None ; 9.000 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------------+----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+------------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------------+------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------------+------------------+----------+
; N/A ; None ; 30.000 ns ; sda ; sda_buf ; clk ;
; N/A ; None ; 13.000 ns ; wr_input ; main_state[0] ; clk ;
; N/A ; None ; 12.000 ns ; sda ; readData_reg[0] ; clk ;
; N/A ; None ; 11.000 ns ; data_in[2] ; writeData_reg[2] ; clk ;
; N/A ; None ; 11.000 ns ; data_in[1] ; writeData_reg[1] ; clk ;
; N/A ; None ; 11.000 ns ; data_in[0] ; writeData_reg[0] ; clk ;
; N/A ; None ; 11.000 ns ; wr_input ; main_state[1] ; clk ;
; N/A ; None ; 11.000 ns ; wr_input ; start_delaycnt ; clk ;
; N/A ; None ; 11.000 ns ; rd_input ; main_state[1] ; clk ;
; N/A ; None ; 11.000 ns ; rd_input ; start_delaycnt ; clk ;
; N/A ; None ; 11.000 ns ; data_in[3] ; writeData_reg[3] ; clk ;
+-------+--------------+------------+------------+------------------+----------+
+---------------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+------------------+-------------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+------------------+-------------+------------+
; N/A ; None ; 28.000 ns ; en_xhdl3[0] ; seg_data[1] ; clk ;
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