lcd.tan.rpt

来自「CPLD VHDL CODE非常好的参考资料」· RPT 代码 · 共 445 行 · 第 1/5 页

; N/A   ; None         ; 53.000 ns  ; state[2]   ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; state[0]   ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; state[7]   ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; state[4]   ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; counter[2] ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; counter[5] ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; counter[4] ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; counter[3] ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; counter[1] ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; counter[0] ; data[4] ; clk        ;
; N/A   ; None         ; 53.000 ns  ; counter[6] ; data[4] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[3]   ; data[5] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[2]   ; data[5] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[0]   ; data[5] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[7]   ; data[5] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[4]   ; data[5] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[9]   ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[3]   ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[5]   ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[2]   ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[0]   ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[7]   ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[4]   ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; counter[2] ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; counter[0] ; data[3] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[2]   ; data[1] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[9]   ; lcd_rw  ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[3]   ; lcd_rw  ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[5]   ; lcd_rw  ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[2]   ; lcd_rw  ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[0]   ; lcd_rw  ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[7]   ; lcd_rw  ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[4]   ; lcd_rw  ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[9]   ; data[7] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[3]   ; data[7] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[5]   ; data[7] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[2]   ; data[7] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[0]   ; data[7] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[7]   ; data[7] ; clk        ;
; N/A   ; None         ; 52.000 ns  ; state[4]   ; data[7] ; clk        ;
; N/A   ; None         ; 46.000 ns  ; counter[2] ; data[5] ; clk        ;
; N/A   ; None         ; 46.000 ns  ; counter[5] ; data[5] ; clk        ;
; N/A   ; None         ; 46.000 ns  ; counter[4] ; data[5] ; clk        ;
; N/A   ; None         ; 46.000 ns  ; counter[3] ; data[5] ; clk        ;
; N/A   ; None         ; 46.000 ns  ; counter[1] ; data[5] ; clk        ;
; N/A   ; None         ; 46.000 ns  ; counter[0] ; data[5] ; clk        ;
; N/A   ; None         ; 46.000 ns  ; counter[6] ; data[5] ; clk        ;
; N/A   ; None         ; 45.000 ns  ; counter[5] ; data[3] ; clk        ;
; N/A   ; None         ; 45.000 ns  ; counter[4] ; data[3] ; clk        ;
; N/A   ; None         ; 45.000 ns  ; counter[3] ; data[3] ; clk        ;
; N/A   ; None         ; 45.000 ns  ; counter[1] ; data[3] ; clk        ;
; N/A   ; None         ; 45.000 ns  ; counter[6] ; data[3] ; clk        ;
; N/A   ; None         ; 44.000 ns  ; state[9]   ; lcd_rs  ; clk        ;
; N/A   ; None         ; 44.000 ns  ; state[3]   ; lcd_rs  ; clk        ;
; N/A   ; None         ; 44.000 ns  ; state[5]   ; lcd_rs  ; clk        ;
; N/A   ; None         ; 44.000 ns  ; state[2]   ; lcd_rs  ; clk        ;
; N/A   ; None         ; 44.000 ns  ; state[0]   ; lcd_rs  ; clk        ;
; N/A   ; None         ; 44.000 ns  ; state[7]   ; lcd_rs  ; clk        ;
; N/A   ; None         ; 44.000 ns  ; state[4]   ; lcd_rs  ; clk        ;
; N/A   ; None         ; 26.000 ns  ; clk_int    ; clk_out ; clk        ;
; N/A   ; None         ; 26.000 ns  ; lcd_e~reg0 ; lcd_e   ; clk        ;
+-------+--------------+------------+------------+---------+------------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
    Info: Processing started: Tue Dec 13 19:29:45 2005
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off lcd -c lcd
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clk" is an undefined clock
Warning: Found 21 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected ripple clock "clk_int" as buffer
    Info: Detected ripple clock "clkdiv" as buffer
    Info: Detected ripple clock "clkcnt[1]" as buffer
    Info: Detected ripple clock "clkcnt[2]" as buffer
    Info: Detected ripple clock "clkcnt[3]" as buffer
    Info: Detected ripple clock "clkcnt[4]" as buffer
    Info: Detected ripple clock "clkcnt[5]" as buffer
    Info: Detected ripple clock "clkcnt[18]" as buffer
    Info: Detected ripple clock "clkcnt[6]" as buffer
    Info: Detected ripple clock "clkcnt[7]" as buffer
    Info: Detected ripple clock "clkcnt[8]" as buffer