📄 serial.tan.rpt
字号:
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; key_entry2 ; txd_reg ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; send_state[0] ; txd_reg ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[2] ; txd_reg ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[1] ; txd_reg ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[0] ; txd_reg ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; send_state[2] ; txd_reg ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; send_state[1] ; txd_reg ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_tras[0] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; send_state[0] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[2] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[1] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[0] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_tras[3] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_tras[2] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_tras[1] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; send_state[2] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; txd_buf[1] ; txd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; key_entry2 ; txd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[2] ; txd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[1] ; txd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_tras_reg[0] ; txd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[3] ; rxd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[0] ; rxd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[2] ; rxd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[1] ; rxd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[2] ; rxd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[1] ; rxd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[0] ; rxd_buf[0] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[3] ; rxd_buf[1] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[0] ; rxd_buf[1] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[2] ; rxd_buf[1] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[1] ; rxd_buf[1] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[2] ; rxd_buf[1] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[1] ; rxd_buf[1] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[0] ; rxd_buf[1] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[3] ; rxd_buf[2] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[0] ; rxd_buf[2] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[2] ; rxd_buf[2] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[1] ; rxd_buf[2] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[2] ; rxd_buf[2] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[1] ; rxd_buf[2] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[0] ; rxd_buf[2] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[3] ; rxd_buf[3] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[0] ; rxd_buf[3] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[2] ; rxd_buf[3] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[1] ; rxd_buf[3] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[2] ; rxd_buf[3] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[1] ; rxd_buf[3] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[0] ; rxd_buf[3] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[3] ; rxd_buf[4] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[0] ; rxd_buf[4] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[2] ; rxd_buf[4] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[1] ; rxd_buf[4] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[2] ; rxd_buf[4] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[1] ; rxd_buf[4] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[0] ; rxd_buf[4] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[3] ; rxd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[0] ; rxd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[2] ; rxd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[1] ; rxd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[2] ; rxd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[1] ; rxd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; div8_rec_reg[0] ; rxd_buf[5] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[3] ; rxd_buf[6] ; clk ; clk ; None ; None ; 17.000 ns ;
; N/A ; 45.45 MHz ( period = 22.000 ns ) ; state_rec[0] ; rxd_buf[6] ; clk ; clk ; None ; None ; 17.000 ns ;
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