clock.tan.rpt

CPLD VHDL CODE非常好的参考资料

; tco                                                                         ;
+-------+--------------+------------+-------------------+--------+------------+
; Slack ; Required tco ; Actual tco ; From              ; To     ; From Clock ;
+-------+--------------+------------+-------------------+--------+------------+
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[0] ; seg[4] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[2] ; seg[4] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[3] ; seg[4] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[1] ; seg[4] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[0] ; seg[7] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[2] ; seg[7] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[3] ; seg[7] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[1] ; seg[7] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[0] ; seg[2] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[2] ; seg[2] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[3] ; seg[2] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[1] ; seg[2] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[0] ; seg[5] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[2] ; seg[5] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[3] ; seg[5] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[1] ; seg[5] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[0] ; seg[6] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[2] ; seg[6] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[3] ; seg[6] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[1] ; seg[6] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[0] ; seg[1] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[2] ; seg[1] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[3] ; seg[1] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[1] ; seg[1] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[0] ; seg[3] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[2] ; seg[3] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[3] ; seg[3] ; clk        ;
; N/A   ; None         ; 26.000 ns  ; sel:inst5|qout[1] ; seg[3] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[0]  ; sel[0] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[1]  ; sel[1] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[2]  ; sel[2] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[3]  ; sel[3] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[4]  ; sel[4] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[5]  ; sel[5] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[6]  ; sel[6] ; clk        ;
; N/A   ; None         ; 17.000 ns  ; sel:inst5|sel[7]  ; sel[7] ; clk        ;
+-------+--------------+------------+-------------------+--------+------------+


+-------------------------------------------------------------------------------+
; th                                                                            ;
+---------------+-------------+-----------+------+-------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To                ; To Clock ;
+---------------+-------------+-----------+------+-------------------+----------+
; N/A           ; None        ; 15.000 ns ; rst  ; fen60:inst7|carry ; clk      ;
; N/A           ; None        ; 6.000 ns  ; rst  ; fen60:inst3|carry ; clk      ;
; N/A           ; None        ; -3.000 ns ; rst  ; fen100:inst2|qout ; clk      ;
; N/A           ; None        ; -3.000 ns ; rst  ; fen1:inst|qout    ; clk      ;
+---------------+-------------+-----------+------+-------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
    Info: Processing started: Mon Oct 23 16:37:34 2006
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off clock -c clock
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clk" is an undefined clock
Warning: Found 4 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected ripple clock "fen60:inst7|carry" as buffer
    Info: Detected ripple clock "fen60:inst3|carry" as buffer
    Info: Detected ripple clock "fen1:inst|qout" as buffer
    Info: Detected ripple clock "fen100:inst2|qout" as buffer
Info: Clock "clk" has Internal fmax of 31.25 MHz between source register "fen24:inst4|tem2[1]" and destination register "sel:inst5|qout[1]" (period= 32.0 ns)
    Info: + Longest register to register delay is 9.00