📄 trafic.fit.rpt
字号:
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers -- Cyclone ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
; Perform Register Duplication ; Off ; Off ;
; Perform Register Retiming ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Use smart compilation ; Off ; Off ;
+----------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/VHDL/trafic/trafic/trafic.pin.
+----------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+------------------------+
; Resource ; Usage ;
+---------------------------------------------+------------------------+
; Total logic elements ; 156 / 12,060 ( 1 % ) ;
; -- Combinational with no register ; 92 ;
; -- Register only ; 3 ;
; -- Combinational with a register ; 61 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 86 ;
; -- 3 input functions ; 27 ;
; -- 2 input functions ; 38 ;
; -- 1 input functions ; 2 ;
; -- 0 input functions ; 3 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 129 ;
; -- arithmetic mode ; 27 ;
; -- qfbk mode ; 6 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 19 ;
; -- asynchronous clear/load mode ; 0 ;
; ; ;
; Total registers ; 64 / 12,795 ( < 1 % ) ;
; Total LABs ; 17 / 1,206 ( 1 % ) ;
; Logic elements in carry chains ; 31 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 19 / 249 ( 8 % ) ;
; -- Clock pins ; 1 / 2 ( 50 % ) ;
; Global signals ; 3 ;
; M4Ks ; 0 / 52 ( 0 % ) ;
; Total memory bits ; 0 / 239,616 ( 0 % ) ;
; Total RAM block bits ; 0 / 239,616 ( 0 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 3 / 8 ( 38 % ) ;
; Average interconnect usage ; 0% ;
; Peak interconnect usage ; 1% ;
; Maximum fan-out node ; display:inst1|count[1] ;
; Maximum fan-out ; 26 ;
; Highest non-global fan-out signal ; display:inst1|count[1] ;
; Highest non-global fan-out ; 19 ;
; Total fan-out ; 616 ;
; Average fan-out ; 3.48 ;
+---------------------------------------------+------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; J4 ; 1 ; 0 ; 14 ; 0 ; 22 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; hold ; A12 ; 2 ; 36 ; 27 ; 1 ; 18 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; reset ; B12 ; 2 ; 36 ; 27 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; display[0] ; L4 ; 1 ; 0 ; 9 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; display[1] ; L3 ; 1 ; 0 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; display[2] ; K4 ; 1 ; 0 ; 11 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
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