📄 fpga_am.fit.rpt
字号:
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; PLL Summary ;
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; Name ; altpll0_200M:inst6|altpll:altpll_component|pll ;
+-----------------------------+------------------------------------------------+
; PLL type ; - ;
; Scan chain ; None ;
; PLL mode ; Normal ;
; Feedback source ; -- ;
; Compensate clock ; clock0 ;
; Switchover on loss of clock ; -- ;
; Switchover counter ; -- ;
; Primary clock ; -- ;
; Input frequency 0 ; 50.0 MHz ;
; Input frequency 1 ; -- ;
; Nominal PFD frequency ; 50.0 MHz ;
; Nominal VCO frequency ; 800.0 MHz ;
; Freq min lock ; 30.68 MHz ;
; Freq max lock ; 62.5 MHz ;
; Clock Offset ; 0 ps ;
; M VCO Tap ; 0 ;
; M Initial ; 1 ;
; M value ; 16 ;
; N value ; 1 ;
; M counter delay ; -- ;
; N counter delay ; -- ;
; M2 value ; -- ;
; N2 value ; -- ;
; SS counter ; -- ;
; Downspread ; -- ;
; Spread frequency ; -- ;
; enable0 counter ; -- ;
; enable1 counter ; -- ;
; Real time reconfigurable ; -- ;
; Scan chain MIF file ; -- ;
; Preserve counter order ; Off ;
; PLL location ; PLL_1 ;
; Inclk0 signal ; LCK ;
; Inclk1 signal ; -- ;
; Inclk0 signal type ; Dedicated Pin ;
; Inclk1 signal type ; -- ;
+-----------------------------+------------------------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage ;
+--------------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Delay ; Duty Cycle ; Counter ; Counter Delay ; Counter Value ; High / Low ; Initial ; VCO Tap ;
+--------------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; altpll0_200M:inst6|altpll:altpll_component|_clk0 ; clock0 ; 4 ; 1 ; 200.0 MHz ; 0 (0 ps) ; 0 ps ; 50/50 ; G1 ; -- ; 4 ; 2/2 Even ; 1 ; 0 ;
+--------------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 10 pF ; Not Available ;
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 10 pF ; (See SSTL-2) ;
; LVDS ; 4 pF ; 100 Ohm (Differential) ;
; RSDS ; 10 pF ; 100 Ohm (Differential) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
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; Fitter Resource Utilization by Entity ;
+---------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+---------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------+--------------+
; |FPGA_AM_TEST ; 280 (0) ; 27 ; 14180 ; 5 ; 13 ; 0 ; 253 (0) ; 8 (0) ; 19 (0) ; 167 (0) ; 2 (0) ; |FPGA_AM_TEST ; work ;
; |ADD256:inst12| ; 3 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 0 (0) ; 2 (0) ; 0 (0) ; |FPGA_AM_TEST|ADD256:inst12 ; work ;
; |lpm_add_sub:lpm_add_sub_component| ; 3 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 0 (0) ; 2 (0) ; 0 (0) ; |FPGA_AM_TEST|ADD256:inst12|lpm_add_sub:lpm_add_sub_component ; work ;
; |addcore:adder| ; 3 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 0 (0) ; 2 (0) ; 0 (0) ; |FPGA_AM_TEST|ADD256:inst12|lpm_add_sub:lpm_add_sub_component|addcore:adder ; work ;
; |a_csnbuffer:result_node| ; 3 (3) ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; 2 (2) ; 0 (0) ; |FPGA_AM_TEST|ADD256:inst12|lpm_add_sub:lpm_add_sub_component|addcore:adder|a_csnbuffer:result_node ; work ;
; |AM_MOD:inst14| ; 139 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 139 (0) ; 0 (0) ; 0 (0) ; 69 (0) ; 0 (0) ; |FPGA_AM_TEST|AM_MOD:inst14 ; work ;
; |lpm_mult:lpm_mult_component| ; 139 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 139 (0) ; 0 (0) ; 0 (0) ; 69 (0) ; 0 (0) ; |FPGA_AM_TEST|AM_MOD:inst14|lpm_mult:lpm_mult_component ; work ;
; |mult_1sm:auto_generated| ; 139 (139) ; 0 ; 0 ; 0 ; 0 ; 0 ; 139 (139) ; 0 (0) ; 0 (0) ; 69 (69) ; 0 (0) ; |FPGA_AM_TEST|AM_MOD:inst14|lpm_mult:lpm_mult_component|mult_1sm:auto_generated ; work ;
; |CARRIER_507:inst16| ; 18 (18) ; 9 ; 0 ; 0 ; 0 ; 0 ; 9 (9) ; 3 (3) ; 6 (6) ; 9 (9) ; 2 (2) ; |FPGA_AM_TEST|CARRIER_507:inst16 ; work ;
; |CARRIER_ROM:inst3| ; 0 (0) ; 0 ; 10240 ; 3 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |FPGA_AM_TEST|CARRIER_ROM:inst3 ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 ; 10240 ; 3 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |FPGA_AM_TEST|CARRIER_ROM:inst3|altsyncram:altsyncram_component ; work ;
; |altsyncram_u981:auto_generated| ; 0 (0) ; 0 ; 10240 ; 3 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |FPGA_AM_TEST|CARRIER_ROM:inst3|altsyncram:altsyncram_component|altsyncram_u981:auto_generated ; work ;
; |MODEM:inst4| ; 29 (29) ; 18 ; 0 ; 0 ; 0 ; 0 ; 11 (11) ; 5 (5) ; 13 (13) ; 18 (18) ; 0 (0) ; |FPGA_AM_TEST|MODEM:inst4 ; work ;
; |altpll0_200M:inst6| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |FPGA_AM_TEST|altpll0_200M:inst6 ; work ;
; |altpll:altpll_component| ; 0 (0) ; 0 ; 0 ⌨️ 快捷键说明
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