dataflow2.vhd

来自「FPGA开发光盘各章节实例的设计工程与源码」· VHDL 代码 · 共 52 行

--2. 结构体－－数据流描述

Architecture dataflow2 of eqcomp4 is 
begin
equal <=          not(a(0) xor b(0))
                  and not(a(1) xor b(1))
                  and not(a(2) xor b(2))
                  and not(a(3) xor b(3));
end dataflow2;

--3. 结构体－－结构化描述

architecture struct of eqcomp4 is
begin
    U0:xnor2 port map(a(0),b(0),x(0)); 
    U1:xnor2 port map(a(1),b(1),x(1));
    U2:xnor2 port map(a(2),b(2),x(2));
    U3:xnor2 port map(a(3),b(3),x(3));
    U4:and4 port map(x(0),x(1),x(2),x(3),equal);
end struct;

--4.2.4  进程（Process）

comp: process (a,b)
    begin
	if a=b then
	      equal <= '1';   
	else
	      equal <='0';
	end if;
end process comp;