test2.vhd

FPGA开发光盘各章节实例的设计工程与源码

--4.2.2  实体（Entity）
Entity test2 is
     port(a : in std_logic;
         b : buffer std_logic;
         c : out std_logic 
        );
     end test2;

     architecture a of test2 is
     begin
        b <= not(a);
        c <= b; --程序在此行没有出错
end a;