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来自「FPGA串口界面调试程序,用VHDL语言实现」· RPT 代码 · 共 639 行 · 第 1/4 页
RPT
639 行
; Combinational cells for routing ; 0 ;
; Total registers ; 232 ;
; Total logic cells in carry chains ; 57 ;
; I/O pins ; 105 ;
; Total memory bits ; 768 ;
; Total PLLs ; 1 ;
; Maximum fan-out node ; rs422:inst|D_enp ;
; Maximum fan-out ; 146 ;
; Total fan-out ; 1782 ;
; Average fan-out ; 3.11 ;
+-----------------------------------+------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------+
; |test ; 464 (16) ; 232 ; 768 ; 0 ; 0 ; 0 ; 0 ; 105 ; 0 ; 232 (16) ; 148 (0) ; 84 (0) ; 57 (0) ; |test ;
; |PLL24M:inst7| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |test|PLL24M:inst7 ;
; |altpll:altpll_component| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |test|PLL24M:inst7|altpll:altpll_component ;
; |clk:inst12| ; 63 (63) ; 45 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 18 (18) ; 0 (0) ; 45 (45) ; 41 (41) ; |test|clk:inst12 ;
; |rs422:inst| ; 385 (385) ; 187 ; 768 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 198 (198) ; 148 (148) ; 39 (39) ; 16 (16) ; |test|rs422:inst ;
; |altsyncram:reduce_nor_rtl_0| ; 0 (0) ; 0 ; 768 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |test|rs422:inst|altsyncram:reduce_nor_rtl_0 ;
; |altsyncram_h0j:auto_generated| ; 0 (0) ; 0 ; 768 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |test|rs422:inst|altsyncram:reduce_nor_rtl_0|altsyncram_h0j:auto_generated ;
+------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis RAM Summary ;
+---------------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------+---------------+
; Name ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF ;
+---------------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------+---------------+
; rs422:inst|altsyncram:reduce_nor_rtl_0|altsyncram_h0j:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; 256 ; 3 ; -- ; -- ; 768 ; test0.rtl.mif ;
+---------------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------+---------------+
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 232 ;
; Number of registers using Synchronous Clear ; 41 ;
; Number of registers using Synchronous Load ; 7 ;
; Number of registers using Asynchronous Clear ; 0 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 160 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+---------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (No Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------+
; 4:1 ; 4 bits ; 8 LEs ; 8 LEs ; 0 LEs ; Yes ; |test|rs422:inst|count1_2[0] ;
; 4:1 ; 6 bits ; 12 LEs ; 6 LEs ; 6 LEs ; Yes ; |test|clk:inst12|count3[0] ;
; 4:1 ; 4 bits ; 8 LEs ; 4 LEs ; 4 LEs ; Yes ; |test|rs422:inst|LENGTH1_2[2] ;
; 15:1 ; 8 bits ; 80 LEs ; 80 LEs ; 0 LEs ; Yes ; |test|rs422:inst|dsp0_data[15]~reg0 ;
; 6:1 ; 3 bits ; 12 LEs ; 3 LEs ; 9 LEs ; Yes ; |test|rs422:inst|LENGTH1_1[3] ;
; 6:1 ; 4 bits ; 16 LEs ; 4 LEs ; 12 LEs ; Yes ; |test|rs422:inst|WP[3] ;
; 7:1 ; 8 bits ; 32 LEs ; 8 LEs ; 24 LEs ; Yes ; |test|rs422:inst|Dsum1[7] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[14][3] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[13][5] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[12][6] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[11][5] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[10][5] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[9][3] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[8][0] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[7][3] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[6][4] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[5][6] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[4][2] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[3][3] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[2][4] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[1][7] ;
; 4:1 ; 8 bits ; 16 LEs ; 0 LEs ; 16 LEs ; Yes ; |test|rs422:inst|RAM1[0][0] ;
; 6:1 ; 8 bits ; 32 LEs ; 16 LEs ; 16 LEs ; No ; |test|rs422:inst|count1_1~38 ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------+
+-----------------------------------------------------------------------------------+
; Parameter Settings for User Entity Instance: PLL24M:inst7|altpll:altpll_component ;
+-------------------------------+-------------------+-------------------------------+
; Parameter Name ; Value ; Type ;
+-------------------------------+-------------------+-------------------------------+
; OPERATION_MODE ; NORMAL ; Untyped ;
; PLL_TYPE ; AUTO ; Untyped ;
; QUALIFY_CONF_DONE ; OFF ; Untyped ;
; COMPENSATE_CLOCK ; CLK0 ; Untyped ;
; SCAN_CHAIN ; LONG ; Untyped ;
; PRIMARY_CLOCK ; INCLK0 ; Untyped ;
; INCLK0_INPUT_FREQUENCY ; 25000 ; Integer ;
; INCLK1_INPUT_FREQUENCY ; 0 ; Untyped ;
; GATE_LOCK_SIGNAL ; NO ; Untyped ;
; GATE_LOCK_COUNTER ; 0 ; Untyped ;
; LOCK_HIGH ; 1 ; Untyped ;
; LOCK_LOW ; 1 ; Untyped ;
; VALID_LOCK_MULTIPLIER ; 1 ; Untyped ;
; INVALID_LOCK_MULTIPLIER ; 5 ; Untyped ;
; SWITCH_OVER_ON_LOSSCLK ; OFF ; Untyped ;
; SWITCH_OVER_ON_GATED_LOCK ; OFF ; Untyped ;
; ENABLE_SWITCH_OVER_COUNTER ; OFF ; Untyped ;
; SKIP_VCO ; OFF ; Untyped ;
; SWITCH_OVER_COUNTER ; 0 ; Untyped ;
; SWITCH_OVER_TYPE ; AUTO ; Untyped ;
; FEEDBACK_SOURCE ; EXTCLK0 ; Untyped ;
; BANDWIDTH ; 0 ; Untyped ;
; BANDWIDTH_TYPE ; AUTO ; Untyped ;
; SPREAD_FREQUENCY ; 0 ; Integer ;
; DOWN_SPREAD ; 0 ; Untyped ;
; SELF_RESET_ON_GATED_LOSS_LOCK ; OFF ; Untyped ;
; CLK5_MULTIPLY_BY ; 1 ; Untyped ;
; CLK4_MULTIPLY_BY ; 1 ; Untyped ;
; CLK3_MULTIPLY_BY ; 1 ; Untyped ;
; CLK2_MULTIPLY_BY ; 1 ; Untyped ;
; CLK1_MULTIPLY_BY ; 1 ; Untyped ;
; CLK0_MULTIPLY_BY ; 3 ; Integer ;
; CLK5_DIVIDE_BY ; 1 ; Untyped ;
; CLK4_DIVIDE_BY ; 1 ; Untyped ;
; CLK3_DIVIDE_BY ; 1 ; Untyped ;
; CLK2_DIVIDE_BY ; 1 ; Untyped ;
; CLK1_DIVIDE_BY ; 1 ; Untyped ;
; CLK0_DIVIDE_BY ; 5 ; Integer ;
; CLK5_PHASE_SHIFT ; 0 ; Untyped ;
; CLK4_PHASE_SHIFT ; 0 ; Untyped ;
; CLK3_PHASE_SHIFT ; 0 ; Untyped ;
; CLK2_PHASE_SHIFT ; 0 ; Untyped ;
; CLK1_PHASE_SHIFT ; 0 ; Untyped ;
; CLK0_PHASE_SHIFT ; 0 ; Untyped ;
; CLK5_TIME_DELAY ; 0 ; Untyped ;
; CLK4_TIME_DELAY ; 0 ; Untyped ;
; CLK3_TIME_DELAY ; 0 ; Untyped ;
; CLK2_TIME_DELAY ; 0 ; Untyped ;
; CLK1_TIME_DELAY ; 0 ; Untyped ;
; CLK0_TIME_DELAY ; 0 ; Untyped ;
; CLK5_DUTY_CYCLE ; 50 ; Untyped ;
; CLK4_DUTY_CYCLE ; 50 ; Untyped ;
; CLK3_DUTY_CYCLE ; 50 ; Untyped ;
; CLK2_DUTY_CYCLE ; 50 ; Untyped ;
; CLK1_DUTY_CYCLE ; 50 ; Untyped ;
; CLK0_DUTY_CYCLE ; 50 ; Integer ;
; EXTCLK3_MULTIPLY_BY ; 1 ; Untyped ;
; EXTCLK2_MULTIPLY_BY ; 1 ; Untyped ;
; EXTCLK1_MULTIPLY_BY ; 1 ; Untyped ;
; EXTCLK0_MULTIPLY_BY ; 1 ; Untyped ;
; EXTCLK3_DIVIDE_BY ; 1 ; Untyped ;
; EXTCLK2_DIVIDE_BY ; 1 ; Untyped ;
; EXTCLK1_DIVIDE_BY ; 1 ; Untyped ;
; EXTCLK0_DIVIDE_BY ; 1 ; Untyped ;
; EXTCLK3_PHASE_SHIFT ; 0 ; Untyped ;
; EXTCLK2_PHASE_SHIFT ; 0 ; Untyped ;
; EXTCLK1_PHASE_SHIFT ; 0 ; Untyped ;
; EXTCLK0_PHASE_SHIFT ; 0 ; Untyped ;
; EXTCLK3_TIME_DELAY ; 0 ; Untyped ;
; EXTCLK2_TIME_DELAY ; 0 ; Untyped ;
; EXTCLK1_TIME_DELAY ; 0 ; Untyped ;
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