limit_data.v

来自「基于ATEREAL EPM1270T144C5N CPLD 压力传感器数据采集源」· Verilog 代码 · 共 21 行

module limit_data(clk,rst,up_in,down_in,limit_out);
input clk;
input rst;
input up_in;
input down_in;
output[7:0] limit_out;
reg[7:0]    limit_out;

always @(posedge clk or negedge rst)
begin
if(!rst)
limit_out<=8'b0;
else if(up_in==1'b0)
limit_out<=8'b00001111; //上限位：0x0f
else if(down_in==1'b0)
limit_out<=8'b11110000; //下限位：0xf0
else
limit_out<=8'b0;
end

endmodule