📄 d_trigger.v
字号:
/****************************D触发器模块******************************/
module D_trigger(clk,din,rst_n,dout);
input clk;
input din;
input rst_n;
output dout;
reg dout;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
dout<=1'b0;
else
dout<=din;
end
endmodule
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