📄 fenpin2.v
字号:
module fenpin2(clk,rst,clk_divi);
input clk,rst;
output clk_divi;
reg clk_divi;
reg[1:0] cnt;
always @(posedge clk or negedge rst)
begin
if(!rst)
cnt<=2'b0;
else if(cnt==2'b01)
cnt<=2'b0;
else
cnt<=cnt+2'b01;
end
always @(posedge clk or negedge rst)
begin
if(!rst)
clk_divi<=1'b0;
else if(cnt>2'b0)
clk_divi<=1'b1;
else
clk_divi<=1'b0;
end
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -